东南大学集成电路保研面试真题：想上岸东大，这几道题必须吃透！

“听说，东南大学集成电路学院的面试，最喜欢在‘止于至善’的路上给学弟学妹们‘上点难度’。”

收到这份真题反馈时，我仿佛回到了被导师支配的午后。作为国内 IC 界的“黄埔军校”，东大集电的面试向来以范围广、抠细节、重本质著称。导师们不看你背了多少公式，看的是你对物理本质的直觉。

根据上岸学弟们的反馈，东大的面试范围基本逃不出这四个圈子：模拟集成电路、数字集成电路、半导体物理、数模电基础。今天，鹿学长把这份新鲜出炉的面试真题整理给大家，建议人手一份，反复自测。

🟢 赛道一：如果你是“模拟/半导体”达人

如果你的简历里写满了运放、带隙基准或者半导体器件项目，导师可能会针对以下问题对你进行“灵魂拷问”：

• 电路性能与反馈： 负反馈对电路性能（增益、带宽、阻抗等）具体有哪些影响？


• 物理效应： 讲讲什么是密勒效应？它对极点位置有什么影响？什么是闩锁效应（Latch-up）？


• 电路结构： 简述 Cascode（共源共栅） 结构，并以电流镜为例讲讲它的应用。


• 放大器指标： 差分放大器的优点是什么？如何理解共模抑制比（CMRR）？共模信号到底是什么意思？


• 工艺与器件： 简述掺杂、氧化、光刻、刻蚀在芯片制造中的作用。什么是氧化层电荷？它对 MOS 器件有什么影响？


• 前沿视野： 你能讲出两个目前的先进工艺吗（如 FinFET、GAA 等）？

🔵 赛道二：如果你倾向“数字/系统”方向

对于简历偏向逻辑设计、FPGA 或 Verilog 实现的同学，面试的画风通常是这样的：

• 时钟与时序： 什么是建立时间（Setup Time）和保持时间（Hold Time）？Skew（时钟偏移）和 Jitter（时钟抖动）的区别是什么？


• 电路类型： 什么是同步电路？什么是异步电路？它们各自的优缺点是什么？


• 逻辑隐患： 简述竞争与冒险产生的原因及解决方法。


• 基本单元： 讲讲锁存器（Latch）与触发器（Flip-Flop）的区别，为什么在同步时序电路中尽量避免使用锁存器？


• 噪声容限： 简述什么是噪声容限，它对数字电路的可靠性有什么意义？

💡 鹿学长建议：东大面试的“定心丸”

东大的老师非常严谨，他们最怕招到只会调参数但不懂原理的“调包侠”。

在复习时，千万不要只盯着课本上的复杂公式。试着问自己：这个电路为什么要这么接？如果不这么接会发生什么？ 比如，问你共模抑制比，你不仅要能说出定义，还要能解释为什么在抑制噪声时差分对管比单管强。

保研面试不是为了考倒你，而是为了筛选出那个“懂行”的人。

鹿学长后续也将持续为大家分享更多东南、成电、华科等名校的保研面试真题，同时也会为大家提供个性化的规划建议，欢迎大家添加鹿学长微信：XXXXlogP。

如果你对梦校导师偏好、简历中的项目如何包装或者如何自研模拟/数字面试题库感到迷茫，欢迎来私信学长，我会给到你最硬核的辅导。